EDA 통합 분석 보고서: RTL부터 실리콘까지, 그리고 시장 분석

출처: SemiAnalysis (Gerald Wong, Dylan Patel, Sravan Kundojjala) · 2026년 5월 12일 (Part 1) & 5월 22일 (Part 2) · 투자자용 한글 요약 번역

📑 목차

Part 1: EDA 입문 – RTL에서 실리콘까지 (기술/공정 이해)
Part 2: EDA 시장 분석 (투자자용 시장/기업 분석)

📘 PART 1: EDA의 본질 — RTL부터 실리콘까지

현재 칩 설계 패러다임의 기반 이해

왜 지금 EDA가 중요한가

AI 수요로 인한 컴퓨팅 폭증이 칩 설계 복잡성을 폭발적으로 키우고 있습니다. 동시에 시장 출시 압박은 설계 주기를 단축시키며, 전기공학 전공자 부족 사태까지 겹치면서 설계 단계에 거대한 병목이 형성되었습니다.

AMD MI455X: 2nm/3nm 공정에 12개 로직 다이, 3,200억 개 트랜지스터, HBM4·하이브리드 본딩·224G SerDes 통합.
미국 반도체 인력의 1/3이 55세 이상, 신규 EE 졸업생 공급이 수요를 못 따라감.
칩 복잡성은 연 50% 증가, 설계 생산성은 연 20%만 향상 → 설계 생산성 격차 확대.
검증(Verification)이 전체 프로젝트 공수의 최대 70% 차지.

EDA의 간략한 역사: X-Acto 칼에서 Big 3까지

1960~70년대에는 엔지니어들이 그래프 종이에 회로를 직접 그리고 Rubylith 필름을 X-Acto 칼로 잘라 마스크를 만들었습니다. 1971년 Calma의 GDS, 1978년 GDS II 도입으로 디지털화가 시작되었고, 1981년 Daisy/Mentor/Valid의 'DMV' 트리오가 EDA 산업의 원형을 만들었습니다.

현재의 Big 3

Synopsys (1986): Aart de Geus가 GE 연구소 동료들과 설립. 1987년 Design Compiler — 최초의 상업용 논리합성 도구 — 출시로 수천 개 수작업 트랜지스터에서 수십억 개 자동 설계 시대로 도약.
Cadence (1988): SDA Systems와 ECAD의 합병으로 탄생. IC 레이아웃 및 P&R 분야 선두.
Siemens EDA: Mentor Graphics가 2017년 Siemens에 45억 달러에 인수되어 2021년 Siemens EDA로 리브랜딩.

칩 설계 13단계 워터폴

칩 하나를 만드는 일은 13단계의 다년간 릴레이 경주입니다. 한 단계라도 인계가 어긋나면 일정이 수개월 또는 분기 단위로 미뤄집니다.

1기획(Planning): 제품 요구사항·PPA(성능/전력/면적) 목표 설정.

2아키텍처(Architecture): 마이크로아키텍처 설계, 명령어셋·캐시·버스·블록 다이어그램.

3RTL 설계: SystemVerilog로 모든 레지스터·먹스·상태기계 정의.

4RTL 검증: 수십억 시나리오에 대한 동작 검증.

5RTL Freeze: 기능 변경 동결, 이후엔 ECO만 허용.

6F/W·S/W 개발: 에뮬레이터·FPGA 프로토타입에서 병행 개발.

7물리설계: 합성, 배치(Placement), 라우팅, 플로어플랜.

8사인오프(Signoff): 타이밍 클로저, 전력, DRC/LVS 최종 검증.

9파운드리 핸드오프: GDSII 파일 전송 = "테이프아웃" 마일스톤.

10제조(Fabrication): 3~4개월간 수천 단계의 웨이퍼 처리.

11실리콘 후 검증: 실제 칩 디버깅, 스테핑, 신뢰성 시험.

12시스템 통합: 보드·드라이버·OS·BIOS 통합 테스트.

13양산(Production): 본격 양산 및 지속적 수율 개선.

핵심 단계 심층 분석

1~2단계: 기획 & 아키텍처 (Design Space Exploration)

PPACt(성능·전력·면적·시간) 목표 설정, 블록 다이어그램과 NoC(Network on Chip) 대역폭 요구사항을 정의합니다. AI 가속기에서는 데이터플로 가속기와 행렬곱 엔진 폭 결정이 핵심이며, Synopsys DSO.ai 같은 AI 기반 탐색 도구가 적극 활용됩니다.

3단계: RTL 설계

주요 언어: SystemVerilog(주류), VHDL(레거시·항공우주).
신호 타이밍: 게이트 지연 + 와이어 지연. 첨단 노드에서는 와이어 지연이 지배적. 셋업/홀드 타임 만족 필수.
린팅(Linting): Synopsys VC SpyGlass — 코딩 오류·레이스 컨디션 사전 검출.
IP 통합: 현대 SoC RTL의 70~80%가 라이선스 IP. ARM(CPU/GPU), Synopsys DesignWare(USB/PCIe/DDR), Broadcom(고속 IO) 등.

4단계: RTL 검증

업계를 지배하는 3대 시뮬레이터:

도구	벤더	특징
VCS	Synopsys	시장 점유율 1위, 압도적 시뮬레이션 속도
Xcelium	Cadence	멀티코어 성능, 혼합신호 강점
Questa	Siemens EDA	심화 디버그·커버리지 분석, UVM 강점

UVM 테스트벤치 구조 (2011년 Accellera 표준화)

Sequencer: 트랜잭션 시퀀스 생성.
Driver: 추상 트랜잭션을 실제 핀 신호로 변환.
Monitor: 인터페이스 신호 관찰·재구성.
Scoreboard: 레퍼런스 모델과 실제 출력 비교, 불일치 시 버그 플래그.

형식 검증 (Formal Verification)

SAT 솔버·모델 체커로 수학적으로 모든 입력 조합을 증명. 주요 도구: Cadence JasperGold, Synopsys VC Formal. 프로토콜 컴플라이언스·보안 속성 검증에 강함.

5단계: RTL Freeze와 커버리지

코드 커버리지: 라인·브랜치·토글·FSM 커버리지.
기능 커버리지: 코너 케이스 시나리오 검증 (예: FIFO 풀 상태 + 인터럽트 대기).
커버리지 목표 달성 + 미해결 버그 없음 = RTL Freeze. 이후 변경은 ECO(Engineering Change Order) 절차 필요.

6단계: 펌웨어/소프트웨어 사전 개발 (하드웨어 에뮬레이션)

플랫폼	벤더	스펙
ZeBu-200	Synopsys	최대 230억 게이트 에뮬레이션, 전세대 대비 2배 속도
Palladium Z3	Cadence	최대 480억 게이트, Z2 대비 1.5배 속도

실리콘 도착 수개월 전에 Linux 부팅·펌웨어 테스트가 가능.

7단계: 물리설계 (Physical Design)

논리 합성

RTL을 게이트 네트리스트로 변환. Synopsys Design Compiler가 카테고리를 만들었으며, Cadence Genus가 경쟁자. 최근 Synopsys는 합성-P&R 통합 흐름인 Fusion Compiler를 밀고 있음.

등가 검증 (Equivalence Checking)

RTL과 게이트 네트리스트의 기능적 동일성을 수학적으로 증명. 모든 주요 변환 단계마다 실행. 도구: Synopsys Formality, Cadence Conformal LEC.

표준셀 라이브러리

고급 노드의 표준셀 라이브러리는 수만 개 셀로 구성. 각 게이트는 다중 드라이브 강도와 6개 이상의 문턱전압(VT) 옵션 보유. Intel 18A 초기에는 VT 옵션이 4개(실제 3개 사용)에 그쳐 TSMC 대비 파레토 최적화에 불리했음. Intel 18AP에서 수정.

공정 코너 (Process Corners)

TT(typical), FF(fast-fast), SS(slow-slow), FS, SF의 5가지 코너 + 전압/온도 변동. 자동차용 라이브러리는 -40°C~125°C까지 특성화 필요.

금속 배선

M0~M1은 셀 내부 연결, M3~M5는 블록 레벨, 상위 두꺼운 금속은 전력 분배·글로벌 클록용. 모바일 SoC 10층 ~ 고성능 AI 프로세서 19층. Intel 18A의 백사이드 전력 공급은 라우팅 새 차원 개척.

PDK (Process Design Kit)

파운드리가 EDA 도구에 자사 공정을 노출하는 핵심 인터페이스. 주요 구성:

LEF: 표준셀 물리 설명 (핀 위치, 차단 영역).
LIB: 타이밍 아크, 전력, 노이즈 데이터 (PVT 코너별).
SPICE 모델: 트랜지스터 아날로그 거동.
기생 추출 데크: 와이어 R·C 계산.
설계 규칙 매뉴얼(DRM): 수천 개 기하 제약, 1,000페이지 초과.

PDK 버전 진화: PDK 0.1/0.3 (TCAD 시뮬레이션, JDA 앵커 고객만) → 0.5 (실리콘 테스트 데이터, 일반 고객 접근) → 0.9 (전체 PVT 특성화) → 1.0 (양산 준비).
Intel 18A 타임라인: 2022년 9월 PDK 0.3 → 2023년 3월 0.5 → 2023년 9월 0.9 → 2024년 7월 1.0 → 2026년 1월 Panther Lake 출시.

PDK 접근 계층

Tier 1 - 앵커/JDA 고객 (Apple/AMD/NVIDIA): 양산 3년+ 전 접근, 공정 정의에 참여.
Tier 2 - EDA/IP 파트너 (Synopsys/Cadence/Siemens/ARM): 도구 검증·IP 개발.
Tier 3 - 일반 파운드리 고객: 설계 규칙 그대로 수용.
Tier 4 - 학계/연구: 매우 제한적, 보통 성숙 후 접근.

오픈소스 PDK

2020년 Google×SkyWater의 SKY130 공개 (Apache 2.0). 130nm 공정의 완전한 설계 키트로 OpenROAD/OpenLane 등 오픈소스 EDA 생태계의 기반. 교육·연구용. 다만 Google이 최근 자금 지원 종료.

주요 물리설계 도구

플랫폼	벤더
IC Compiler II (ICC2)	Synopsys
Innovus	Cadence

물리설계 단계: 플로어플래닝 → 전력 계획 → 배치(Placement) → 라우팅 → 클록트리 합성 → DFT(Design for Test) 삽입.

8단계: 사인오프(Signoff)

물리 검증 도구: Synopsys IC Validator, Cadence Pegasus, Siemens Calibre(파운드리 인증 표준). 주요 검사:

DRC: 수천 개의 기하학적 제약 검증.
LVS: 레이아웃과 회로 동일성 증명.
ERC: 부동 노드·단락·ESD 검사.
STA (정적 타이밍 분석): Synopsys PrimeTime, Cadence Tempus — MCMM 다중 코너 분석.
전력 사인오프: Synopsys RedHawk-SC, Cadence Voltus — IR drop·일렉트로마이그레이션 검증.

통합 플로우(Unified Flow) — Shift Left 철학

전통적으로 RTL→합성→P&R→사인오프가 사일로로 운영되어 발견된 문제 수정에 수주가 소요. Synopsys Fusion Compiler가 단일 데이터 모델로 합성·P&R·타이밍을 통합. Cadence는 iSpatial로 응대.

9~13단계: 테이프아웃 → 양산

9. 테이프아웃: GDSII/OASIS 파일 전송. OPC와 SRAF가 광학 왜곡 보정.
10. 제조 & 패키징: 8~12주. Hot Lot으로 단축 가능. CoWoS·EMIB·Foveros 등 첨단 패키징으로 레티클 한계(26×33mm) 극복.
11. 실리콘 후 검증: Teradyne·Advantest의 ATE 장비. JTAG 디버그. Synopsys TestMAX 패밀리. HTOL Burn-in 테스트로 유아 사망률(infant mortality) 제거 (72~168시간, 항공우주는 1,000시간까지).

스테핑 (Steppings)

A0: 최초 실리콘. 이상적 케이스는 A0가 곧 양산.
Major Stepping (A0 → B0): 전체 흐름 재실행, 마스크 풀세트 교체.
Minor Stepping (A0 → A1): 메탈 마스크만 소규모 변경. FIB(Focused Ion Beam)로 회로 편집 후 검증.

비닝(Binning)

제조 변동성으로 인한 자연스러운 성능 분포 활용. Intel Core i5/i7/i9, NVIDIA의 SM 비활성화(수율 수확) 등이 대표 사례.

파운드리 내부의 EDA: TCAD & DTCO/STCO

TCAD (Technology CAD)

Synopsys Sentaurus가 시장 지배:

Sentaurus Process: 이온주입·산화·증착·식각·리소그래피 등 제조 단계를 시뮬레이션, 3D 디바이스 구조 도출.
Sentaurus Device: 전기적 거동(I-V, 누설, 항복전압) 시뮬레이션.
Mystic: SPICE 호환 BSIM-CMG 모델 추출.
QuantumATK: DFT/NEGF 기반 원자 단위 시뮬레이션. Work Function Metallization 등에 활용.

DTCO (Design Technology Co-Optimization)

공정 엔지니어가 칩 설계자에게 "벽 너머로 던지던" 전통 방식을 해체. Apple·NVIDIA·AMD는 전용 파운드리 부서를 두고 TSMC와 협력하여 표준 라이브러리 대비 최대 15% PPA 개선. TSMC FinFLEX/NanoFlex, Intel 18A 백사이드 전력 공급은 DTCO를 사실상 필수화.

STCO (System Technology Co-Optimization)

칩렛 분할·패키징·다이간 대역폭·열관리까지 시스템 레벨 공동 최적화. Intel Ponte Vecchio가 대표 사례 (47개 액티브 다이, 5개 공정, EMIB+Foveros). 다만 수년 지연되고 목표 성능 미달이라는 교훈을 남김. AMD MI455X(2026년 후반 출시 예정)가 STCO의 성공 사례가 될 것으로 기대.

현실의 칩 설계: 압축된 일정과 인력 부족

"하드웨어 예측"의 문제: Google Deepmind의 Jeff Dean에 따르면, TPU는 향후 5년간 소프트웨어 진화를 예상해 지금 사용되지 않더라도 장차 유용해질 수 있는 회로를 일부러 통합. 사용되지 않는 휴면 회로의 비중은 공개되지 않음.

중첩된 워터폴 (Shift Left의 현실)

이상적으로는 RTL Freeze가 신성한 마일스톤이지만, 현실은 검증 테스트가 끝나기도 전에 RTL이 동결되어 물리설계팀에 넘어감. 설계 엔지니어(DE)는 마지막 순간까지 기능을 추가하고, 검증 엔지니어(DV)는 동시에 테스트케이스 작성. RTL Freeze는 사실상 "DE가 신규 기능 추가를 중단하라"는 신호. 일부 기능은 의도적으로 "재프로그래밍 가능"하게 설계해, 검증 미통과 시 소프트웨어 레지스터로 우회 가능.

인력 부족

DE:DV 비율은 이상적으로 1:4가 되어야 하지만 실제로는 그렇지 못함. 일부 회사는 DV가 DE의 절반 수준에 그치기도. DE가 검증 일부를 직접 담당하는 경우 많음.

라이선스 IP 블랙박스

NVIDIA×MediaTek GB10이나 ARM CPU 코어 같은 외부 IP는 RTL이 공개되지 않고 AMBA CHI 같은 표준 프로토콜로만 인터페이스 노출. 업스트림 타이밍 충돌 발생 시 가시성 제한으로 디버깅 난이도 급증.

FPGA & CPU 수요

FPGA(에뮬레이션): Xilinx Versal VP1902가 ZeBu/Protium에 사용. AWS EC2 F2(AMD Virtex VU47P + HBM)로 클라우드 보강.
CPU(시뮬레이션/검증): 순차적 작업이 많아 고성능 코어 다수 필요. AMD Turin, Intel Granite Rapids 활용. AWS는 내부적으로 100만 개 Graviton 코어를 EDA 워크로드에 투입 중 (차세대 Graviton·Trainium·Nitro 설계용).

📗 PART 2: EDA 시장 분석 — 투자자용

시장 규모, 기업별 분석, 경쟁 구도, 락인 메커니즘

핵심 요약 (Executive Summary)

전 세계 모든 첨단 반도체는 Synopsys, Cadence, Siemens EDA 단 3개 회사의 소프트웨어로 설계됨 (시장점유율 합산 85% 이상).
2025년 EDA+IP 시장 규모: 약 180억 달러 → 2030년 280~310억 달러로 확장 예상.
EDA 매출 성장률(연 13%)이 반도체 R&D 성장률(연 7%)을 6%p 초과하며 지속적으로 확대 중.
고객 유지율 95% 이상, 계약 인상률 연 3~7%, AI 툴 프리미엄 약 20% → 구조적 가격결정력 보유.
2026년 경쟁 구도: Cadence가 유기적 성장률 측면에서 Synopsys를 추월하는 흐름.

1. EDA의 본질적 가치

출시 시간 단축: 24개월 → 18개월 단축 시 2억 달러 제품 기준 약 1억 달러 가치 창출.
PPA 최적화: 성능·전력·면적 균형. 면적 5% 절감 = 수백만 달러 제조원가 절감.
복잡성 관리: 3nm 기준 25,000개 이상 설계 규칙, 50~2,000억 개 트랜지스터 자동 처리.
실리콘 실패 방지: 첨단노드 1회 리스핀 5,000만~1억 달러 + 6~12개월 지연 방지.

2. 시장 규모와 구조

구분	2025년 매출	비고
Synopsys	80억 달러 (Ansys 포함)	플랫폼 최대주의 전략
Cadence	53억 달러	EDA 최고 마진(44.6%)
Siemens EDA	22~25억 달러 (추정)	Calibre 물리검증 85%+ 점유
Big-3 합계	약 160억 달러	전체 시장의 85% 이상
EDA+IP 전체 시장	180억 달러	Ansys 인수 후 TAM 310억 달러로 확장

툴 카테고리별 시장 지배력 (첨단노드 7nm 이하)

카테고리	1위 벤더	점유율
합성 (Synthesis)	Synopsys Design Compiler	70~75%
타이밍 사인오프	Synopsys PrimeTime	90%+
물리검증 (DRC/LVS)	Siemens Calibre	85%+
아날로그 설계	Cadence Virtuoso	80%+
에뮬레이션 HW	Cadence Palladium	55~60%

3. EDA가 R&D보다 빠르게 성장하는 4가지 구조적 동인

노드 전환: 3nm 툴 가격이 28nm 대비 3~5배 상승. 대안 없음.
검증 집약도 심화: 설계시간의 60~70%가 검증, 매년 15%+ 성장. 에뮬레이션만 15억 달러+ 시장.
AI 가속기 확산: 하이퍼스케일러 커스텀 실리콘으로 신규 150~200억 달러 설계 활동 창출.
락인 기반 가격결정력: 95% 유지율 + 연 3~7% 계약 인상 + AI 프리미엄 20% = 좌석 추가 없이도 매출 증가.

4. 라이선스 모델: 락인의 경제학

좌석(Seat) 기반: 전통적, 인력에 비례. 중소 고객 대상.
토큰(Token)/용량 기반: 최신 성장 모델. 평균 활용률 60~70%, 30~40% 슬랙이 벤더 업사이드. AI 툴이 토큰 소비 3~5배 증폭.
ELA(전사 라이선스 계약): 상위 50~100개 고객 대상 다년 번들 계약. 번들링·불투명성·전환비용 증폭 핵심.

"2020년 1,000만 달러 ELA → 2025년 1,200만~1,400만 달러로 자동 갱신. 인력 동일, 툴만 업그레이드."

5. Synopsys 심층 분석

주요 지표 (FY2025)

매출 70.5억 달러 (+15%, Ansys 포함), 백로그 114억 달러 (1.6년치).
Non-GAAP 영업이익률 42.1% (Q1 FY2026), 2006년 14%에서 23%p 확장.
Ansys 350억 달러 인수로 TAM이 180억 → 310억 달러로 확장.
첨단노드(2nm/3nm) 점유율 사실상 100%.

단기 역풍 (FY2026):

Ansys 제외 유기적 성장률 약 7~8%로 감속.
IP 매출 FY25 4분기 중 3분기 QoQ 감소, FY26 IP 성장 "한 자리수 초반" 가이드.
Intel 18A 초기 램프에서 IP 공백 → Cadence에 일부 디자인 윈 상실.
중국 매출 22% 감소 (Ansys 제외 기준).
역사적 최대 고객 Intel 비중이 처음으로 10% 이하로 하락.

6. Cadence 심층 분석

주요 지표 (FY2025)

매출 53억 달러 (+14% 유기적 성장), 백로그 78억 달러.
Non-GAAP 영업이익률 44.6% — EDA 업계 최고치.
IP 매출 +25% 성장 (3년 연속 고성장).
Cerebrus AI 테이프아웃: 2023년 180건 → 2025년 1,000건+ (8분기 만에 5.6배).

3대 성장 호라이즌

호라이즌	기간	영역
H1	현재~3년	데이터센터 AI (Core EDA, IP, 에뮬레이션)
H2	3~7년	자동차 & Physical AI (BETA CAE 12.4억 달러, MSC 32.5억 달러 인수)
H3	5~10년+	생명과학 (OpenEye, 분자 모델링)

2026년 전망: 가이던스 매출 59~60억 달러, 백로그가 이미 FY26 매출의 67% 커버. Hexagon D&E 인수(연 2억 달러) 가이던스 미포함. 보수적 가정 다수 → 다중 업사이드 경로 존재.

7. Siemens EDA

Calibre 물리검증 85%+ 점유율 — TSMC/Samsung/Intel 모두 "Calibre-clean"을 테이프아웃 요건으로 명시.
Altair 약 100억 달러 인수로 시뮬레이션 군비경쟁 합류.
EDA가 Siemens 전체 매출의 5% 미만 → 독립 주식 없음, 자본 배분 경쟁.
Q1 FY2026 Digital Industries 소프트웨어 +11%, EDA가 더 빠르게 성장.

8. 경쟁 구도: 2026년 Cadence가 앞서가는 중

지표	Cadence	Synopsys (ex-Ansys)
FY25 유기적 성장률	+14%	+7~8%
IP 성장률	+25%	+한 자리수 초반
영업이익률	44.6%	42.1%
Intel 진영	점유율 상승 중	역사적 강세지만 흔들림

다만 Synopsys는 PrimeTime/Design Compiler의 차단적 지위, Ansys 기반 device-to-system 시뮬레이션 스택 등 구조적 우위 유지.

9. 경쟁 해자: 6단계 락인 구조

데이터 포맷 락인: 벤더 전환 시 18~24개월, 3,000만 달러+ 엔지니어링 비용.
방법론 락인: 10년간 축적된 Tcl 스크립트·제약 파일·암묵지.
파운드리 인증 락인: TSMC가 PrimeTime과 Calibre를 테이프아웃 필수 지정.
IP 통합 락인: 타사 IP가 특정 EDA 툴에 사전 검증되어 출하.
에뮬레이션 HW 락인: 5~7년 감가상각 → 소프트웨어 구독도 동반 락인.
지원/에스컬레이션 락인: 테이프아웃 마감 직전 전환 리스크는 누구도 감수 못함.

10. 칩 설계 비용 구조

노드	총 설계비용	EDA/IP/에뮬레이션	비중
28nm	4,000만 달러	700만 달러	~17%
7nm	2.5억 달러	5,000만 달러	20%
3nm	5.5억 달러	1.15억 달러	21%+

고객 사례: NVIDIA Blackwell 검증 1억 달러+, Apple Silicon 연간 1.7~2.6억 달러, AMD MI300(13개 칩렛) 7,500만~1억 500만 달러.

11. 중국 리스크와 자급률

Big-3 중국 매출 위험 노출: 약 15억 달러+.
중국 3대 EDA 업체(Empyrean, Primarius, Semitronix) 2024년 합산 매출 3.08억 달러 (글로벌 1.8%), 모두 영업적자.
Empyrean: 매출 1.72억 달러, R&D 비율 71%, 영업이익률 -22%.
2025년 5~7월 미국의 광범위 EDA 수출 통제 → 중국 희토류 보복 → 6주 만에 철회. EDA의 전략적 무게 입증.
예상 시나리오: 중국은 28nm 이상 성숙노드 EDA만 자급, 첨단노드는 서구 독점 유지(시장 이원화).

12. 고객 락인 강도 (R-제곱 분석)

고객 유형	R²	의미
메모리 컨트롤러	0.96	매 세대 재설계 필수
혼합신호/전력	0.97	아날로그 풀커스텀
AI/GPU/HPC (NVIDIA 0.94)	0.94	락인 강도 증가 추세
모바일 SoC	0.92	강한 락인
IP 라이선싱 (Rambus 0.43)	0.38	약한 락인

13. IP 비즈니스: 30억 달러+, 더 빠른 성장

Synopsys IP: 2011년 2억 달러 → 2024년 19.1억 달러 (9.5배, 13년).
플래그십 AI 칩 1개당 인터페이스 IP 라이선스 1,000~1,500만 달러 소비.
하이퍼스케일러 ASIC EDA 지출: 2027년 13~23억 달러 예상 (현재의 3배).

14. 5가지 미래 전망 동인

Intel Foundry 와일드카드: 어닝콜 언급 0~1회 → 6회로 급증, 생태계 형성 중.
AI 툴 프리미엄: DSO.ai 4개사 → 35개사, 갱신 매출 20% 상승.
에이전틱 AI: 좌석 기반 → 용량 기반 매출 모델 전환.
클라우드 EDA: 2030년 전체 EDA 매출의 25~30% 차지 가능.
자동차/엣지 AI: 2030년까지 50~70억 달러 TAM 신규 창출 (현재 25~40억).

15. 투자 결론

상방 요인

대체 불가능한 인프라 — 모든 첨단 칩의 전제 조건.
락인은 시간이 갈수록 약화가 아닌 강화 (대부분 기술시장과 반대).
85%+ 반복 매출, 35%+ 영업이익률, 음(-)의 운전자본, 높은 R&D 진입장벽.
검증 경제학 15%+ CAGR, 첨단 패키징, 노드 전환 등 다중 성장축.

하방 리스크

중국 영구적 수출 제한 시 15억+ 달러 매출 위험.
하이퍼스케일러 ASIC 고객사 통합 위험.
반도체 경기 침체.
AI가 EDA 소프트웨어 자체를 파괴할 가능성 (다만 양사 CEO는 "AI는 EDA 사용량을 늘림"이라고 명시).
반독점 규제로 인한 강제 언번들링.

최종 시각

EDA는 반도체 가치사슬 내 가장 방어력이 강한 비즈니스 모델입니다. ASML은 High-NA 채택 리스크, TSMC는 지정학 집중 리스크가 있지만, EDA의 소프트웨어 해자는 노드 전환마다 오히려 넓어집니다. 매년 누적되는 전환비용이 다음 해의 진입장벽을 더 높이는 복리 구조입니다.

2026년 4대 관전 포인트: ① Ansys 통합 시너지 ② Cadence IP 모멘텀 지속 여부 ③ Intel Foundry 생태계 발전 ④ 중국 수출 통제 정책의 안정화.

※ 본 문서는 SemiAnalysis의 유료 보고서(2026년 5월 12일 Part 1, 5월 22일 Part 2)를 투자자 이해를 돕기 위해 한국어로 요약·정리한 것이며, 원문의 모든 데이터·분석·인용은 SemiAnalysis 및 해당 기업 보고서에 귀속됩니다. 투자 결정 시에는 원문 및 추가 자료를 참고하시기 바랍니다.