화웨이의 ‘EUV 킬러’ 논문, 진짜 ASML 사망선고인가?

지금 인터넷 분위기는 거의 난리다. 화웨이가 논문 하나 내면서 “EUV 없이도 2031년에 TSMC 14Å급 성능까지 간다”는 식으로 읽혔고, 사람들은 곧바로 “ASML 끝났다, 미국 반도체 지배력 끝났다”로 달려갔다.

근데 우리가 진짜 봐야 할 건 이거다. 화웨이가 실제로 뭘 발표했는가? 마케팅 문구와 기술 논문 사이에 간극이 있는가?

핵심은 Tau Scaling Law다. 여기서 τ는 지연시간이다. 예전에는 트랜지스터를 작게 만들면 입력에서 출력까지 걸리는 시간이 줄었고, 그게 곧 성능 향상으로 이어졌다.

근데 화웨이는 EUV를 못 쓰니까 트랜지스터 크기를 줄이는 노브를 못 돌린다. 그러면 질문을 바꾼다. “트랜지스터 미세화가 원래 해결하려던 문제가 뭐였지?” 답은 지연시간이다.

그래서 화웨이는 “그럼 트랜지스터 말고 시스템 전체에서 지연시간을 줄이자”고 간다. 칩 내부, 회로, 패키징, 메모리, 인터커넥트, 랙, 데이터센터, 소프트웨어까지 다 본다.

그러니까 요약하면 이거네. Moore’s Law가 죽었든 아니든, 화웨이는 EUV가 없어서 트랜지스터 축소를 못 한다. 그래서 성능을 올리려면 지연시간을 다른 방식으로 줄여야 한다.

이건 STCO, DTCO, Jensen Huang이 말하는 extreme co-design이랑도 같은 계열이다. 장치, 회로, 시스템, 랙, 인터커넥트, 데이터센터, 소프트웨어를 한 덩어리로 보고 최적화하는 것.

논문에는 식도 나온다. 시스템 전체 τ는 트랜지스터, 회로, 칩, 시스템 지연시간을 모두 포함한다. 다음 세대 τ는 현재 τ를 어떤 계수 α로 나눈다는 식이다.

화웨이는 모바일에서는 연 1.3배, 자동차에서는 1.5배, AI 워크로드에서는 최대 10배 지연시간 개선을 말한다. 특히 AI에서 10배 개선 주장은 꽤 크다.

이 주장이 바로 “1.4nm급 성능” 같은 표현으로 이어진다. 다만 여기서 중요한 건 진짜 1.4nm 공정을 만들었다는 뜻이 아니라, 시스템 최적화로 그에 준하는 성능 효과를 노린다는 뜻에 가깝다.

화웨이가 제시한 첫 번째 축은 트랜지스터 밀도를 높이는 것이다. EUV가 하는 일이 결국 단위 면적당 트랜지스터 수를 늘리는 거라면, 화웨이는 이렇게 생각한다.

“작게 못 만들면, 위로 쌓자.”

두 개의 로직 칩을 위아래로 붙이면 같은 풋프린트 안에 더 많은 트랜지스터를 넣을 수 있다. 이걸 영상에서는 logic folding이라고 부른다.

기존 산업도 이미 chiplet, 2.5D, interposer, CoWoS 같은 방식으로 Moore’s Law 둔화를 우회하고 있었다. 그런데 화웨이는 옆으로 붙이는 게 아니라 위로 쌓아서 물리적 거리를 줄이려는 거다.

단위 면적이 아니라 단위 부피 기준으로 밀도를 올리는 느낌이다.

여기서 핵심 재료가 하이브리드 본딩이다. 두 칩을 아주 촘촘하게 붙이면서 수백만 개의 연결을 만들 수 있다. 연결 피치가 1.5마이크론 수준이라는 식으로 설명된다.

하지만 쉽지는 않다. 로직-온-로직은 둘 다 전원이 들어가고, 둘 다 열을 내고, 연결이 틀어지면 망한다. NAND나 HBM처럼 메모리는 redundancy가 많아서 결함을 우회할 여지가 있는데, 로직은 그게 훨씬 어렵다.

그럼 질문은 이거다. 중국이 실제로 logic-on-logic을 만들 능력이 있나? 화웨이가 고객으로서 압박을 받다 보니 TSMC보다 먼저 이 쪽 경험치를 쌓는 건가?

중국은 이미 YMTC NAND에서 wafer-to-wafer stacking, hybrid bonding 경험이 있다. 다만 메모리와 로직은 난이도가 다르다.

로직은 die-to-wafer가 필요할 가능성이 높다. wafer-to-wafer로 하면 큰 로직 칩의 수율 문제가 너무 치명적이기 때문이다. 그리고 die-to-wafer 하이브리드 본딩은 BESI 같은 전문 기업들도 최근 제품을 내는 아주 첨단 영역이다.

흥미로운 건, EUV에는 강한 수출통제가 있지만 하이브리드 본딩 장비는 상대적으로 덜 묶여 있다는 점이다. BESI 매출의 상당 부분이 중국향이라는 언급도 나온다.

그럼 나중에 하이브리드 본딩 장비도 수출통제 걸릴 수 있나?

가능성은 있다. 다만 BESI는 네덜란드, EV Group은 오스트리아 기반이다. 각국의 수출통제 축이 다르기 때문에 단순히 ASML처럼 바로 묶인다고 보기엔 복잡하다.

그리고 화웨이는 제조사가 SMIC이라고 명시하지 않았다. 시장은 합리적으로 SMIC을 떠올리지만, 실제 하이브리드 본딩과 패키징은 별도 전문 업체가 맡을 수 있다.

ASML 관점에서 보면, 중국은 원래 EUV 고객이 아니다. 그래서 “EUV 매출이 사라진다”는 해석은 출발점부터 이상하다.

오히려 logic stacking을 하려면 제품 하나에 웨이퍼가 두 장 필요하다. 그러면 DUV 노광 수요는 늘 수 있다. 그래서 이 흐름은 ASML에 부정적이라기보다, 최소한 DUV 쪽에서는 긍정적으로 해석할 여지가 있다.

더 중요한 건, EUV를 가진 업체들이 똑같이 하이브리드 본딩과 스태킹을 하면 어떻게 되냐는 거다. 7nm 두 장을 쌓는 것보다 5nm, 3nm, 2nm 두 장을 쌓는 쪽이 훨씬 강하다.

맞다. Tau Scaling은 EUV를 대체해서 영원히 앞서가는 기술이라기보다, 제약 아래에서 성능을 끌어올리는 우회로다. EUV-enabled fab들이 같은 방식을 쓰기 시작하면 격차는 좁아지는 게 아니라 오히려 벌어질 수 있다.

화웨이 논문은 로직 스태킹만 이야기하지 않는다. 또 다른 축은 unified memory bus다. 서로 다른 메모리 표준, 프로토콜, 변환기, 핸드셰이크가 많으면 그 자체가 지연시간을 만든다.

그래서 “모두가 같은 언어를 쓰자”는 방향이다. 랙, 시스템, 데이터센터 안에서 번역 비용을 줄이면 τ를 줄일 수 있다.

이건 RDMA나 GPU 간 direct memory access, 공유 메모리 같은 기존 산업 방향과도 닿아 있다. 완전히 새로운 건 아니지만, 제약 때문에 우선순위가 더 올라간 느낌이다.

또 하나는 networking이다. 화웨이는 near-packaged optics, CPO 쪽을 보면서 DSP를 줄이고 싶어한다. DSP는 전력도 먹고, 지연시간도 만든다. 영상에서는 거의 “DSP is the tau killer”라고 농담한다.

광엔진을 compute silicon 가까이 붙이면 전기적 이동거리와 지연시간을 줄일 수 있다. 물론 공급망, 신뢰성, 다중 소싱, 양산성은 별개 문제다.