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화웨이의 타우(τ) 스케일링 법칙, "EUV 킬러"인가 마케팅인가

EUV 없이도 1.4nm급 성능을 달성하겠다는 화웨이의 주장, 진짜 기술과 허풍을 구분해보는 대담

2025년 5월 29일출연: Austin Lines (Chip Strat) · Vic Shaker (Vic's Newsletter) · 테마: 반도체 스케일링, 하이브리드 본딩, 지정학적 수출통제

3줄 요약

화웨이가 ISCAS 2026에서 Tau(τ) 스케일링 법칙을 발표 — 트랜지스터 축소 대신 시스템 전체 딜레이를 줄이는 접근으로, 무어의 법칙 이후를 대체하겠다는 선언.
실제 구현 칩은 Kirin 2026 모바일 SoC로, 로직-온-로직 하이브리드 본딩(Logic Folding)으로 트랜지스터 수 2배 달성 — 1.4nm 클래스 성능 주장.
하이브리드 본딩 장비는 현재 수출통제 대상이 아님 — Besi(네덜란드), EV Group(오스트리아) 장비 조달 가능. ASML은 DUV 수요 증가로 오히려 수혜 가능하다는 시각.

한눈에 — 다룬 종목·테마

종목/테마	발언자	톤	핵심 한 줄
Tau 스케일링 / 화웨이	Vic Shaker	중립	기술적으로 인상적이나 EUV 대체는 과장, 임시 방편에 가까움
하이브리드 본딩 / Logic Folding	Vic Shaker	Bullish	Kirin 2026에 실제 구현, 다이-투-웨이퍼 본딩은 최첨단 기술
$ASML / DUV	두 진행자	Bullish	EUV 타격 없음, 오히려 DUV 수요 증가로 수혜 가능
고급 패키징 / EDA	Austin Lines	Bullish	3D 스태킹은 멀티피직스 시뮬레이션 수요 폭증, Synopsys류 EDA 수혜
CPO / 네트워킹	Vic Shaker	Bullish	DSP 제거, 근거리 패키지 광학으로 딜레이 추가 감소 시도

Tau 스케일링 법칙중립 — 기술적 실체 있지만 과장 있음

무어의 법칙 대신 "딜레이 전체를 줄여라" — 화웨이의 새 프레임

Vic Shaker · ISCAS 2026 발표 분석 ·

💡 핵심 통찰

화웨이는 "트랜지스터를 작게 만드는 이유가 뭐였나?"라는 한 단계 위의 질문을 던졌다. 답은 딜레이(τ) 감소. EUV가 없어도 칩·인터커넥트·소프트웨어·데이터센터 전 계층에서 τ를 줄일 수 있다는 논리로, Moore's Law의 프레임 자체를 바꾼 것이다.

모바일 세대별 τ 감소율

1.3×/년

자동차용 τ 감소율

1.5×/년

AI 워크로드 τ 감소 목표

10×세대별

목표 노드 등가

1.4nm클래스 (2031)

무슨 얘기였나: ISCAS 2026(상하이) 컨퍼런스에서 하이실리콘 수장이 발표한 "타우(τ) 스케일링 법칙"은 딜레이를 τ_system = τ_transistor + τ_circuit + τ_chip + τ_system 으로 분해하고, 매 세대마다 이를 α로 나눠 줄이겠다는 구조다. EUV 없이 2031년까지 1.4nm 등가 성능을 달성하겠다는 주장이다.

법칙인가, 마케팅인가: 두 진행자 모두 기술적으로는 타당한 방향이라고 인정했다. 시스템 전체를 co-optimize하는 STCO(System Technology Co-Optimization)는 업계가 이미 가고 있는 방향이다. Jensen Huang이 말하는 "extreme code design"도 같은 말이다. 새로운 개념이 아니라 새로운 브랜딩에 가깝다는 평가.

"타우 스케일링은 EUV를 대체하는 기술이 아니다. EUV가 있는 쪽이 같은 방법을 쓰면 격차는 좁혀지는 게 아니라 오히려 벌어진다." — Vic Shaker

쉽게 풀어보기 — τ(타우)란?

τ (타우, Time delay): 신호가 한 곳에서 다른 곳으로 이동하는 데 걸리는 시간. 트랜지스터 내부, 칩 내 배선, 메모리 인터페이스, 서버 간 네트워크 등 모든 곳에 존재.
STCO: System Technology Co-Optimization. 트랜지스터부터 소프트웨어까지 전 계층을 동시에 최적화하는 설계 방법론.
DTCO: Design Technology Co-Optimization. STCO의 칩 설계 레벨 버전.

Logic Folding / 하이브리드 본딩Bullish — 실제 실리콘 존재

Kirin 2026에서 증명됐다 — 로직 웨이퍼를 그냥 쌓으면 트랜지스터 2배

Vic Shaker · Kirin 2026 SoC 분석 ·

💡 핵심 통찰

화웨이의 가장 핵심적인 실제 혁신은 로직-온-로직 하이브리드 본딩(Logic Folding)이다. 개념은 새롭지 않지만, Kirin 2026 SoC에 실제로 구현해 트랜지스터 수 2배를 달성했다는 점이 인상적. 하이브리드 본딩 장비는 현재 수출통제 대상이 아니라 조달이 가능하다.

연결 피치

1.5μm하이브리드 본딩

트랜지스터 증가

2×로직 스태킹 1회

Besi 중국 매출 비중

35%최근 분기

로직 폴딩이란: DUV로 만든 로직 웨이퍼를 두 장 하이브리드 본딩으로 맞붙이는 기술. 같은 면적에 트랜지스터 수를 2배로 늘리는 효과. CMOS 플로어플랜에서 N형·P형 트랜지스터를 위아래로 쌓는 CFET 개념과 영감이 닿아 있다.

Intel Foveros·AMD V-Cache와의 차이: AMD V-Cache는 SRAM(캐시)을 로직 위에 쌓은 것. Intel Foveros는 로직-온-로직에 가장 가깝다. 화웨이의 Logic Folding은 그 방향이지만 완전한 로직-온-로직은 열 방출과 수율 문제가 훨씬 어렵다는 게 두 진행자의 평가.

왜 하이브리드 본딩인가: 하이브리드 본딩은 두 칩 표면을 열과 압력으로 눌러 붙여 미세 피치 연결을 만드는 기술. 접합 면이 극도로 평탄해야 하고 불순물이 없어야 한다. 어렵지만 장비 수출통제가 없다는 게 중요. 주요 장비사 Besi(네덜란드), EV Group(오스트리아) 장비 모두 중국이 조달 가능한 것으로 파악됨.

수율 문제: 메모리(NAND)는 수백 레이어를 쌓아도 리던던시로 불량을 보완할 수 있다. YMTC가 이미 이 역량을 보유. 하지만 로직은 리던던시가 없어 수율 타격이 훨씬 크다. 다이-투-웨이퍼(Die-to-Wafer) 본딩이 필요한데 이는 웨이퍼-투-웨이퍼보다 훨씬 정교한 기술.

"만약 EUV가 있는 쪽(TSMC, 삼성)이 똑같이 하이브리드 본딩을 시작한다면? 3nm 웨이퍼를 두 장 쌓으면 그게 진짜 압도적인 밀도다. 화웨이가 문을 연 것이지, 이긴 게 아니다." — Vic Shaker

쉽게 풀어보기 — 하이브리드 본딩

하이브리드 본딩: 두 칩의 표면을 나노 수준으로 연마한 뒤 열·압력으로 눌러 수백만 개의 미세 연결을 만드는 기술. 기존 범프 방식보다 연결 밀도가 수십~수백 배 높음.
다이-투-웨이퍼 vs 웨이퍼-투-웨이퍼: 웨이퍼-투-웨이퍼는 두 장의 원판을 통째로 붙임. 수율이 낮은 로직에서는 불량 다이를 걸러내고 좋은 다이만 골라 붙이는 다이-투-웨이퍼가 필수.
CFET: Complementary FET. N형과 P형 트랜지스터를 위아래로 쌓아 면적을 절반으로 줄이는 차세대 트랜지스터 구조.

$ASML · DUV · 수출통제Bullish — EUV는 타격 없음

ASML은 죽지 않았다 — 오히려 DUV 수요가 는다

Austin Lines · Vic Shaker ·

💡 핵심 통찰

인터넷에서 "ASML은 끝났다"는 반응이 나왔지만, 두 진행자 모두 정반대라고 봤다. 화웨이는 처음부터 EUV를 못 사고 있었고, Logic Folding은 같은 칩을 만드는 데 DUV 머신이 두 배 필요하다는 뜻이다.

왜 ASML 수혜인가: 로직 온 로직 스태킹은 같은 성능을 내기 위해 웨이퍼를 2장 써야 한다. DUV 장비로 두 배의 웨이퍼를 만들어야 하므로 DUV 수요 증가 → ASML 매출에 긍정적.

하이브리드 본딩 장비 통제 가능성: Besi는 네덜란드 기업으로 ASML과 같은 수출통제 망 안에 있다. 그러나 EV Group(오스트리아)은 현재 그 망에 포함돼 있지 않다. 오스트리아가 통제 대열에 합류하지 않는 한 중국의 웨이퍼-투-웨이퍼 본딩 조달 경로는 열려 있다는 분석.

미국 정부 반응: Vic은 "상무부 쪽 사람들이 'EUV 통제가 무력화됐다'는 소식을 접하고 패닉했을 수 있다. 그러나 기술적 실체를 보면 EUV 자체가 우회된 게 아니라 대안을 찾은 것"이라고 분석.

CPO / Near-Package OpticsBullish

DSP는 τ의 적 — 광학 엔진을 칩에 붙여라

Vic Shaker ·

💡 핵심 통찰

화웨이 논문의 세 번째 축은 네트워킹 레이어 τ 감소다. DSP(디지털 신호 처리기)는 비트 수신 대기·오류 정정 연산으로 막대한 레이턴시를 유발한다. 광학 엔진을 컴퓨트 실리콘 바로 옆에 붙이는 CPO/NPO로 이를 줄이겠다는 구상.

통합 메모리 버스: 화웨이 논문의 두 번째 축은 유니파이드 메모리 버스다. 서로 다른 메모리 표준끼리 변환 레이어(기어박스, 핸드셰이크)를 없애면 그만큼 τ가 줄어든다. Jensen Huang의 "extreme code design"과 같은 방향.

현실적 한계: Austin은 "공급망이 이를 지원하는가, 신뢰성 있게 만들 수 있는가, 멀티 소싱이 되는가"라고 물었다. 논문 수준의 고수준 내용이 많아 실제 제품화까지는 갈 길이 있다는 지적.

고급 패키징 / EDA / 멀티피직스Bullish

3D 스태킹은 EDA·멀티피직스 수요 폭발의 트리거

Austin Lines ·

💡 핵심 통찰

로직-온-로직 스태킹은 열(Thermal), 기계적 응력(Stress), 전기(Electrical), 광학(Optics)을 동시에 시뮬레이션해야 한다. 실리콘 팀·패키징 팀·열 팀이 따로 일하는 시대가 끝나가고 있다. Synopsys 류의 멀티피직스 EDA 플랫폼 수요가 구조적으로 늘어날 것.

EDA의 복잡도 점프: 이미 단층 트랜지스터 설계도 EDA로는 극한 난이도인데, 웨이퍼 2~4장이 쌓인 3D 구조에서는 시뮬레이션 공간이 수직으로 배가된다. AI 기반 EDA 에이전트 도입으로 에이전트당 라이선스 판매가 가능해져 EDA 업계는 현재 구조적 강세 국면이라는 평가.

어드밴스드 패키징 전반: 화웨이 이슈와 무관하게, 더 복잡한 이종(異種) 집적이 업계 표준이 되는 방향에서 어드밴스드 패키징 장비·소재·설계 기업 모두 수혜가 예상된다.